《基于Vivado的FPGA时序约束实战》勘误

CrazyTiming

第二章
勘误1:
第27页 第10行 ： 发送沿和捕获沿相差 -4 ns  ， （把原来的4ns修改为-4ns）
第27页 倒数第二行 ： 发送沿和捕获沿的时间差为 -1 ns  ，（把原来的1ns修改为-1ns）
第28页 第7行 ：  第二种情况中保持关系的时间差较大，使得这种情况的时序更难满足   ，（把原来的“较小”修改为“较大”）

分析过程：
发送沿与捕获沿时间差混淆，时间差应统一为 [  T(capture_edge) - T(launch_edge) ]
结合36页的建立时序裕量计算公式可知：Tslack与 [  T(capture_edge) - T(launch_edge) ] 正相关，
结合38页的保持时序裕量计算公式可知：Tslack与 [  T(capture_edge) - T(launch_edge) ] 负相关，
在第27页图2.13的例子中，
第一种情况建立关系中 [  T(capture_edge) - T(launch_edge) ] = 1ns
第一种情况保持关系中 [  T(capture_edge) - T(launch_edge) ] = -1ns
第二种情况建立关系中 [  T(capture_edge) - T(launch_edge) ] = 2ns
第二种情况保持关系中 [  T(capture_edge) - T(launch_edge) ] = 0ns
所以建立关系中最难满足的是第一种情况，因为是正相关，所以值小的难满足。
保持关系中最难满足的是第二种情况，因为是负相关，所以值大的难满足。
当时写书时，想的把发送沿与捕获沿时间差当绝对值，如果是绝对值那么第28页总结地方说的“第二种情况中保持关系的时间差较小，使得这种情况的时序更难满足”就是对的。
如果不是绝对值，那么第24页第二行的“选择时间差最大的那一对触发捕获沿作为改路径的保持关系”就是对的。
从严谨角度来讲，发送沿与捕获沿时间差应该为 [  T(capture_edge) - T(launch_edge) ]，所以应该是第24页“选择时间差最大的那一对触发捕获沿作为该路径的保持关系”说法正确。第28页说法错误，应改为时间差较大才对。

勘误2：
第27页第13行:  src_clk占空比为60% ，dest_clk占空比为50%。

勘误3：
34页表2.1 ：get_cells行在-hierarchical列中为Y。get_ports行在-hierarchical列中为N。

勘误4：
第46页第9行:  其中DCD为目标时钟延时，SCD为源时钟延时  （原来的描述SCD和DCD反了）。

勘误5：
第52页倒数第3/4行: 修正后描述为：该值得计算是保持关系中的捕获沿时刻值减去对应的发送沿时刻值（与建立时序报告中的Requirement计算一样）。


第三章

勘误1：
第56页第16行: 占空比=TH/(TH+TL)  （原来的占空比=TH/TL）


第四章

勘误1：
第93页倒数第8-6行:
正确表述：其中“Timed”表示两个时钟被约束为同一个异步时钟组，相关时序路径为同步关系，工具会进行时序分析，且源时钟和目标时钟是同源时钟。
                “Timed(unsafe)”表示源时钟和目标时钟是不同源时钟，所以这些路径时序分析结果并不安全。“Timed”与“Timed(unsafe)”两者的状态都与时序是否违例无关。
第95页第1-3行:修改“Timed”与“Timed(unsafe)”描述与上述一致。


第六章
勘误1：
正确公式应为：T(output_delay)min=-Thold ，这小节把公式当成T(output_delay)min=Thold。
对应修改为：
第130页第9行: T(output_delay)min与reg2reg路径中的-Thold是等价的  （在原来的Thold前加一个“-”号）
第130页第11行:  Thold = -T(output_delay)min    (在原来的T(output_delay)min前加一个“-”号)
第132页第2，6，9，12行:  set_output_delay -clock txclk -min -1 [get_ports data_out]    (在原来的1前加一个“-”号)
第132页第5-12行: set_input_delay改为set_output_delay


第七章
勘误1：
第160页第10行:
   默认参考时钟正确描述为：当不指定-start和-end参数时，默认情况下，建立关系多周期约束是以目标时钟为参考时钟。保持关系多周期约束以源时钟为参考时钟。

CongQian

目前发现还有两处：
1、46页中解释DCD和SCD是什么的地方描述有误；
2、56页中占空比公式有误。书中：占空比=TH/TL；应该是TH/(TH+TL)。

CrazyTiming

CongQian 发表于 2025-3-28 22:13
目前发现还有两处：
1、46页中解释DCD和SCD是什么的地方描述有误；
2、56页中占空比公式有误。书中：占空比 ...

对  DCD和SCD中文描述反了   占空比为是TH/(TH+TL)   多谢指正

heroyz

作者你好 按照分析过程来看p52页倒数第三行，倒数四行描述是否有误

天天

71页-edges的描述中，“其中第一个数值表示衍生时钟第一个上升沿对应的主时钟边沿序号，以此类推”，这句将“上升沿”改为“边沿”才合理吧？

CrazyTiming

heroyz 发表于 2025-3-31 16:31
作者你好 按照分析过程来看p52页倒数第三行，倒数四行描述是否有误

对 ，建立/保持关系中发送沿和捕获沿时间差记为： [T(capture_edge) - T(launch_edge)]
在保持时序报告中 Requirement =   [T(capture_edge) - T(launch_edge)] ；
多谢指正

CrazyTiming

天天 发表于 2025-4-1 06:20
71页-edges的描述中，“其中第一个数值表示衍生时钟第一个上升沿对应的主时钟边沿序号，以此类推”，这句将 ...

是上升沿没错，第一个数值只能表示上升沿。如果是边沿，那么第一个数值既能表示上升沿，也能表示下降沿，那约束的结果就有两种，失去了唯一性。结合图4.4 理解下。

heroyz

CrazyTiming 发表于 2025-4-1 09:19
对 ，建立/保持关系中发送沿和捕获沿时间差记为： [T(capture_edge) - T(launch_edge)]
在保持时序报告中  ...

p75 edge_246和edge_246_shift101中-edges{2 4 6}描述和p76波形图不符 是否应为-edges{2 6 10}

CrazyTiming

heroyz 发表于 2025-4-1 17:00
p75 edge_246和edge_246_shift101中-edges{2 4 6}描述和p76波形图不符 是否应为-edges{2 6 10} ...

这里没错，-edges表示主时钟是边沿编号, 参考的是图4.5中的clk边沿编号。而不是时间/ns

nickel

对p131的T(output_delay)min计算的疑惑，在考虑外部时钟走线和数据走线等长的情况下，T(output_delay)min=(Tdp1_dp2+Tdp2_d2)-(Tcp1_Tcp2+Tcp2_ck2+Thold)，那么计算出的T(output_delay)min=-Thold，应为负值，但是给出的约束都为正值Thold。另外还有不少set_output_delay打成了set_input_delay