vivado编译报错导致编译中断

shero_22

  同样的工程，编译有时候挺正常，有时候编译在route design很久，有时候编译报错如图显示error，直接自动停止编译了

xxppno1

综合通过说明设计可以映射成FPGA内部资源, 布局布线出错,大概率是你这个设计的内部资源无法布局布线. 比如时钟路由到不了时钟引脚放到其他管脚了, 比如有些引脚不让用比如差分你弄的引脚到不了, 比如路由到不了, 比如用了这个系列没有的固件等等吧, 你这个没有具体写不知道啥原因.

FPGA低才生

挨个检查下warnning吧，能消除的尽量消除，然后再编译看看。

shero_22

xxppno1 发表于 2025-3-20 14:36
综合通过说明设计可以映射成FPGA内部资源, 布局布线出错,大概率是你这个设计的内部资源无法布局布线. 比如 ...

他这个问题有时候出现有时候又能编译成功 所以也很无奈啊

shero_22

FPGA低才生 发表于 2025-3-20 15:04
挨个检查下warnning吧，能消除的尽量消除，然后再编译看看。

是的，能消除的warming都尽量消除了。整个工程时钟用的比较多，资源占用也比较多，工程比较大，有时候可以编译过去有时候又会报这个错

CrazyTiming

可以换综合策略试一下，还不行就在布线通过的版本上把一些关键的模块fix_cell和fix_route，之后再跑就轻松了

CrazyClock

编译过程中，看看内存资源占用，内存不够有些时候也会出现莫名奇妙的问题

摘桃花换酒

提示，看下你的error和warning

shero_22

摘桃花换酒 发表于 2025-3-20 17:45
提示，看下你的error和warning

error就是上面显示那个。warming有看过了，是一些位宽匹配没有匹配上的，或者有一些没有使用的寄存器被优化了。他这个就是有时候编译会出现，有时候编译又能很正常的跑。有点搞不太懂

shero_22

xxppno1 发表于 2025-3-20 14:36
综合通过说明设计可以映射成FPGA内部资源, 布局布线出错,大概率是你这个设计的内部资源无法布局布线. 比如 ...

目前的现象是，同样的工程，只是做一些简单的修改之后有可能出现这个一直编译不过，然后报错，也有可能在route design编译很久，或者编译正常通过。