位宽转换

CrazyBingo

xxppno1 发表于 2025-3-19 21:41
其实我也想问下,你觉得的shi山代码,是读不懂设计意图,还是格式不好,还是什么? ...

简单的说  前后连在一块，再一刀一刀切下来，就这么简单处理，处理上可以用fifo

不过用deepseek生成代码更6，指导的好比我这的还好

Sue

xxppno1 发表于 2025-3-19 20:29
您的问题我就不太明白,32bit是全要做转换还是某些位置不要了, 是相同时钟,还是不同时钟做速率转换? ...

您好，是想都要的，现在是在用usb3.0传输数据，usb是32位的一次发四个字节，现在想将usb数据通过视频显示出来，所以想转24

xxppno1

Sue 发表于 2025-3-19 22:58
您好，是想都要的，现在是在用usb3.0传输数据，usb是32位的一次发四个字节，现在想将usb数据通过视频显示 ...

也就是32bit数据都要是吧,然后前后拼接?

Sue

xxppno1 发表于 2025-3-19 23:19
也就是32bit数据都要是吧,然后前后拼接?

对的对的

xxppno1

Sue 发表于 2025-3-20 12:06
对的对的

今天之内给你写出来哈

Sue

xxppno1 发表于 2025-3-20 17:27

好的我看看，谢谢大哥

xxppno1

Sue 发表于 2025-3-20 17:42
好的我看看，谢谢大哥

module data_converter2 (
  input        clk,
  input        rst,
  input        in_valid,
  output logic in_ready,
  input [31:0] in_data,
  output logic out_valid,
  input        out_ready,
  output logic [23:0] out_data
);

typedef enum logic [1:0] {
  S0, S1, S2, S3
} state_t;

state_t state;
logic [23:0] saved_data;

// Input control
assign in_ready = (state != S3) && out_ready;

// Output generation
always_comb begin
  case(state)
    S0: out_data = in_data[23:0];
    S1: out_data = {in_data[15:0], saved_data[7:0]};
    S2: out_data = {in_data[7:0], saved_data[15:0]};
    S3: out_data = saved_data;
    default: out_data = 24'b0;
  endcase
end

// Output validation
assign out_valid = (state == S3) ? 1'b1 : (in_valid & in_ready);

// Main state machine
always_ff @(posedge clk or posedge rst) begin
  if (rst) begin
    state <= S0;
    saved_data <= 24'b0;
  end else begin
    if (out_valid && out_ready) begin
      case(state)
        S0: begin
          if (in_valid && in_ready) begin
            saved_data[7:0] <= in_data[31:24];
            state <= S1;
          end
        end
        
        S1: begin
          if (in_valid && in_ready) begin
            saved_data[15:0] <= in_data[31:16];
            state <= S2;
          end
        end
        
        S2: begin
          if (in_valid && in_ready) begin
            saved_data <= in_data[31:8];
            state <= S3;
          end
        end
        
        S3: begin
          state <= S0;
          saved_data <= 24'b0;
        end
      endcase
    end
  end
end

endmodule
用Deepseek出的这个吧, 我那个估计你理解费劲,我那个还有个小问题.

klxh

xxppno1 发表于 2025-3-19 21:41
其实我也想问下,你觉得的shi山代码,是读不懂设计意图,还是格式不好,还是什么? ...

deepseek的回答：逻辑混乱，缺乏注释或文档。重复代码多，耦合度高。频繁出现Bug，修复一个问题可能引发更多问题。多人经手后风格混杂，难以扩展或重构。