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公告: CrazyFPGA积分拉力赛，截至3.31前，前10名送CrazyBingo签名珍藏版《设计→图像→时序》3/2/1本书	CrazyBingo 2025-3-14

在AI的浪潮中，FPGA是否能吃上这蛋糕？ ...2	yao 2025-3-18	15404	琴是晴天的情 4 天前
FPGA设计需要什么样的电脑配置 ...2	一介散修 2025-3-16	11295	seanhu 2025-3-21 15:44
vivado编译报错导致编译中断 ...2	shero_22 2025-3-20	16294	CrazyTiming 前天 21:02
FPGA复位策略	GET 2025-3-22	9782	GET 6 天前
欢迎大家多发一些AMD FPGA/ACAP的应用讨论	安德鲁 2025-3-16	6205	zdk000 2025-3-17 10:08
FPGA硬件加速 ...2	琴是晴天的情 2025-3-16	19434	琴是晴天的情 5 天前
Xilinx 原语之 IBUFDS 、OBUFDS及IOBUFDS	电路_fpga 2025-3-16	4215	CrazyBingo 2025-3-16 23:22
选择图像处理还是电机控制呢	起床多喝热水 2025-3-19	6159	GET 2025-3-20 09:59
常用XDC约束	CrazyClock 2025-3-17	5237	GET 2025-3-20 14:52
修改vivado默认编辑器为UE,并添加高亮语法显示	CrazyClock 2025-3-17	8195	xxppno1 2025-3-18 10:08
VHDL编写的工程如何调用verilog编写的子模块（内部含有多个小模块）？	acper00 2025-3-18	6107	Shane.F 2025-3-19 09:31
位宽转换 ...2	Sue 2025-3-19	17281	klxh 2025-3-21 14:42
MODELSIM使用技巧	seanhu 2025-3-21	6266	FPGA低才生 6 天前
用复旦微7020片子，PS侧PLL的问题 New	xghuhu0422 6 天前	5200	xghuhu0422 4 天前
Vivado综合ROM模型，必须初始化，否则ROM会被优化	CrazyTiming 2025-3-11	4466	xxppno1 2025-3-20 18:35
请教：关于AD9172 JESD 断链的问题 New	CrazyClock 6 天前	4128	CrazyClock 前天 14:37
FPGA 单口RAM模型实现技巧	CrazyTiming 2025-3-17	2151	CrazyBingo 2025-3-17 22:43
【奥唯思】奥唯思各XLILINX开发板FLASH型号，程序固化必看！！！	CrazyStuff 2025-3-20	2189	xghuhu0422 2025-3-21 09:24
vivado波形中marker显示不完整	yao 2025-3-20	2156	yao 2025-3-21 09:34
操作程序FLASH时第一次操作会失败	FPGA低才生 2025-3-21	4121	FPGA低才生 2025-3-22 11:35

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