VHDL编写的工程如何调用verilog编写的子模块（内部含有多个小模块）？

acper00

我现在用VHDL写的一个工程，但是里面有一个模块使用verilog编写的，这个verilog模块也调用了很多的verilog小模块，这个verilog大的模块我在单独的一个工程里编译是没有问题的，现在在ISE上编译VHDL工程时在translate这一步出错，可能是我哪一步弄错了，是不是要把verilog工程编译以后的网表文件拷贝到VHDL工程目录下面呢？还是需要什么操作呢？请有这方面经验的大佬们提示一下，不胜感激！
ISE14.3提示错误：
ERROR: NgdBuild: 604 - logical block 'U22/U2' with type 'FAST_ACQ' could not be resolved. A pin name misspelling can cause this, a missing edif or ngo file case mismatch between the block name and the edif or ngc file name, or the misspelling of a type name. Symbol 'FAST ACQ' is not supported in target kintex?'.

CrazyBingo

内部不能混编
但但是例化可以混编，也就是verilog 例化VHDL，或者VHDL例化verilog的模块
仅此而已

acper00

CrazyBingo 发表于 2025-3-18 11:48
内部不能混编
但但是例化可以混编，也就是verilog 例化VHDL，或者VHDL例化verilog的模块
仅此而已

我是把verilog的模块单独做成一个工程编译好，再vhdl那边调用top模块，这样可以用吧

CrazyBingo

你既然这样问了，为啥不去试试呢？
无非就是在VHDL中实例化一个verilog的module而已
另外，这样的问题，其实百毒可以直接搜到，建议自己多尝试把，动手能力要加强

acper00

我是尝试过了，遇到了问题，translate一直报错

CrazyClock

VHDL的语法比verilog严谨，报错已经提示你了，可能是信号未连接或综合后被优化，仔细检查代码吧。PS:ISE上古时期的软件，建议换到Vivado平台

Shane.F

错误：NgdBuild: 604 - 无法解析类型为'FAST_ACQ'的逻辑块'U22/U2'。可能原因包括：引脚名称拼写错误、缺失edif或ngo文件（文件名与块名大小写不一致）、类型名称拼写错误。此外，符号'FAST ACQ'在目标器件Kintex系列中不被支持。

（开发者注释：该错误通常指向以下问题：

检查代码中"FAST_ACQ"模块的实例化名称是否与文件名/模块定义完全一致（注意下划线与空格敏感）
确认FAST_ACQ模块的.edif/.ngo/IP核文件是否存在于工程路径
验证目标Kintex器件是否确实不支持该特殊模块，可能需要更换等效IP核
在Xilinx文档中检查FAST_ACQ是否为旧版IP，新版工具可能已弃用该符号）
这种问题很适合AI解决，很好用。